ESP начинает использовать архитектуру RISC-V

Компания Espressif, традиционно использующая процессоры Xtensa американской компании Tensilica (входит в Cadence Design Systems), в новом микроконтроллере ESP32-C3 применила процессор, основанный на архитектуре RISC-V с открытым исходным кодом.

Предполагается, что новый одноядерный микроконтроллер займет нишу между ESP32 и ESP8266, а затем постепенно заменит последний.

Архитектура RISC-V

Архитектура RISC-V cоздана в 2010 году в Университете Беркли. В разработке принимал участие гуру процессорных технологий Дэвид Паттерсон (David A. Patterson).

Стандарт RISC-V определяет сравнительно небольшое число инструкций, около 50, которое может быть увеличино с помощью расширений.

Важную роль в успехе RISC-V сыграла открытость кода и свобода использования. Архитектуру RISC-V поддерживает целый ряд крупных компаний, в том числе Google, Nvidia и Western Digital.

Международная организация RISC-V Foundation с 2018 года работает в тесном партнёрстве с The Linux Foundation (существует вариант ядра Linux для работы на RISC-V).

Характеристики ESP32-C3

32-битное ядро RV32IMC, 160MHz

400 Кбайт SRAM

384 Кбайт ПЗУ

Wi-Fi 2.4-GHz

Bluetooth LE 5.0 с поддержкой long-range

Cryptographic Hardware Accelerators

22 программируемых GPIOs

2x 12-Bit SAR ADC

3x SPI (поддержка SPI, dual SPI, quad SPI и QPI )

2x UART (поддержка RS232, RS485 IrDA до 5MBaud)

1x I2C (до 800kBit)

1x I2S

RMT (Remote Control Peripheral)

TWAI (CAN 2.0b совместимость/ISO 11898-1)

PWM

Платы разработки ESP32-C3

Espressif начинает выпуск двух модулей ESP32-C3-MINI-1 и ESP32-C3-WROOM-1, на которых основаны платы разработки ESP32-C3-DevKitM и ESP32-C3-DevKitC, соответственно. Обе платы снабжены 4 MB флеш-памяти и могут устанавливаться на макетную плату.