Timing Report

Need help reading this report?

Design Name first_project_top
Device, Speed (SpeedFile Version) XC95288XL, -10 (3.0)
Date Created Sat Jan 12 21:11:38 2013
Created By Timing Report Generator: version O.61xd
Copyright Copyright (c) 1995-2011 Xilinx, Inc. All rights reserved.

Summary

Performance Summary
Min. Clock Period 17.700 ns.
Max. Clock Frequency (fSYSTEM) 56.497 MHz.
Limited by Cycle Time for clk_spi
Clock to Setup (tCYC) 17.700 ns.
Setup to Clock at the Pad (tSU) 14.200 ns.
Clock Pad to Output Pad Delay (tCO) 10.300 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS_clk_spi 500.0 0.0 0 0
TS_clk_100 10.0 0.0 0 0


Constraint: TS_clk_spi

Description: PERIOD:clk_spi:500.000nS:HIGH:250.000nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS_clk_100

Description: PERIOD:clk_100:10.000nS:HIGH:5.000nS
Path Requirement (ns) Delay (ns) Slack (ns)



Number of constraints not met: 0

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
clk_spi 56.497 Limited by Cycle Time for clk_spi
clk 100.000 Limited by Cycle Time for clk

Setup/Hold Times for Clocks

Setup/Hold Times for Clock clk_spi
Source Pad Setup to clk (edge) Hold to clk (edge)
ce_spi 14.200 0.000


Clock to Pad Timing

Clock clk_spi to Pad
Destination Pad Clock (edge) to Pad
dat_spi 10.300


Clock to Setup Times for Clocks

Clock to Setup for clock clk_spi
Source Destination Delay
XLXN_26.Q XLXI_14/Q<0>.D 17.700
XLXN_26.Q XLXI_14/Q<10>.D 17.700
XLXN_26.Q XLXI_14/Q<11>.D 17.700
XLXN_26.Q XLXI_14/Q<12>.D 17.700
XLXN_26.Q XLXI_14/Q<13>.D 17.700
XLXN_26.Q XLXI_14/Q<14>.D 17.700
XLXN_26.Q XLXI_14/Q<1>.D 17.700
XLXN_26.Q XLXI_14/Q<2>.D 17.700
XLXN_26.Q XLXI_14/Q<3>.D 17.700
XLXN_26.Q XLXI_14/Q<4>.D 17.700
XLXN_26.Q XLXI_14/Q<5>.D 17.700
XLXN_26.Q XLXI_14/Q<6>.D 17.700
XLXN_26.Q XLXI_14/Q<7>.D 17.700
XLXN_26.Q XLXI_14/Q<8>.D 17.700
XLXN_26.Q XLXI_14/Q<9>.D 17.700
XLXN_26.Q dat_spi.D 17.700
XLXN_26.Q reset.D 17.700
XLXI_14/Q<0>.Q XLXI_14/Q<1>.D 10.000
XLXI_14/Q<10>.Q XLXI_14/Q<11>.D 10.000
XLXI_14/Q<11>.Q XLXI_14/Q<12>.D 10.000
XLXI_14/Q<12>.Q XLXI_14/Q<13>.D 10.000
XLXI_14/Q<13>.Q XLXI_14/Q<14>.D 10.000
XLXI_14/Q<14>.Q dat_spi.D 10.000
XLXI_14/Q<1>.Q XLXI_14/Q<2>.D 10.000
XLXI_14/Q<2>.Q XLXI_14/Q<3>.D 10.000
XLXI_14/Q<3>.Q XLXI_14/Q<4>.D 10.000
XLXI_14/Q<4>.Q XLXI_14/Q<5>.D 10.000
XLXI_14/Q<5>.Q XLXI_14/Q<6>.D 10.000
XLXI_14/Q<6>.Q XLXI_14/Q<7>.D 10.000
XLXI_14/Q<7>.Q XLXI_14/Q<8>.D 10.000
XLXI_14/Q<8>.Q XLXI_14/Q<9>.D 10.000
XLXI_14/Q<9>.Q XLXI_14/Q<10>.D 10.000

Clock to Setup for clock clk
Source Destination Delay
XLXN_18<0>.Q XLXN_18<10>.D 10.000
XLXN_18<0>.Q XLXN_18<11>.D 10.000
XLXN_18<0>.Q XLXN_18<12>.D 10.000
XLXN_18<0>.Q XLXN_18<13>.D 10.000
XLXN_18<0>.Q XLXN_18<14>.D 10.000
XLXN_18<0>.Q XLXN_18<15>.D 10.000
XLXN_18<0>.Q XLXN_18<1>.D 10.000
XLXN_18<0>.Q XLXN_18<2>.D 10.000
XLXN_18<0>.Q XLXN_18<3>.D 10.000
XLXN_18<0>.Q XLXN_18<4>.D 10.000
XLXN_18<0>.Q XLXN_18<5>.D 10.000
XLXN_18<0>.Q XLXN_18<6>.D 10.000
XLXN_18<0>.Q XLXN_18<7>.D 10.000
XLXN_18<0>.Q XLXN_18<8>.D 10.000
XLXN_18<0>.Q XLXN_18<9>.D 10.000
XLXN_18<10>.Q XLXN_18<11>.D 10.000
XLXN_18<10>.Q XLXN_18<12>.D 10.000
XLXN_18<10>.Q XLXN_18<13>.D 10.000
XLXN_18<10>.Q XLXN_18<14>.D 10.000
XLXN_18<10>.Q XLXN_18<15>.D 10.000
XLXN_18<11>.Q XLXN_18<12>.D 10.000
XLXN_18<11>.Q XLXN_18<13>.D 10.000
XLXN_18<11>.Q XLXN_18<14>.D 10.000
XLXN_18<11>.Q XLXN_18<15>.D 10.000
XLXN_18<12>.Q XLXN_18<13>.D 10.000
XLXN_18<12>.Q XLXN_18<14>.D 10.000
XLXN_18<12>.Q XLXN_18<15>.D 10.000
XLXN_18<13>.Q XLXN_18<14>.D 10.000
XLXN_18<13>.Q XLXN_18<15>.D 10.000
XLXN_18<14>.Q XLXN_18<15>.D 10.000
XLXN_18<1>.Q XLXN_18<10>.D 10.000
XLXN_18<1>.Q XLXN_18<11>.D 10.000
XLXN_18<1>.Q XLXN_18<12>.D 10.000
XLXN_18<1>.Q XLXN_18<13>.D 10.000
XLXN_18<1>.Q XLXN_18<14>.D 10.000
XLXN_18<1>.Q XLXN_18<15>.D 10.000
XLXN_18<1>.Q XLXN_18<2>.D 10.000
XLXN_18<1>.Q XLXN_18<3>.D 10.000
XLXN_18<1>.Q XLXN_18<4>.D 10.000
XLXN_18<1>.Q XLXN_18<5>.D 10.000
XLXN_18<1>.Q XLXN_18<6>.D 10.000
XLXN_18<1>.Q XLXN_18<7>.D 10.000
XLXN_18<1>.Q XLXN_18<8>.D 10.000
XLXN_18<1>.Q XLXN_18<9>.D 10.000
XLXN_18<2>.Q XLXN_18<10>.D 10.000
XLXN_18<2>.Q XLXN_18<11>.D 10.000
XLXN_18<2>.Q XLXN_18<12>.D 10.000
XLXN_18<2>.Q XLXN_18<13>.D 10.000
XLXN_18<2>.Q XLXN_18<14>.D 10.000
XLXN_18<2>.Q XLXN_18<15>.D 10.000
XLXN_18<2>.Q XLXN_18<3>.D 10.000
XLXN_18<2>.Q XLXN_18<4>.D 10.000
XLXN_18<2>.Q XLXN_18<5>.D 10.000
XLXN_18<2>.Q XLXN_18<6>.D 10.000
XLXN_18<2>.Q XLXN_18<7>.D 10.000
XLXN_18<2>.Q XLXN_18<8>.D 10.000
XLXN_18<2>.Q XLXN_18<9>.D 10.000
XLXN_18<3>.Q XLXN_18<10>.D 10.000
XLXN_18<3>.Q XLXN_18<11>.D 10.000
XLXN_18<3>.Q XLXN_18<12>.D 10.000
XLXN_18<3>.Q XLXN_18<13>.D 10.000
XLXN_18<3>.Q XLXN_18<14>.D 10.000
XLXN_18<3>.Q XLXN_18<15>.D 10.000
XLXN_18<3>.Q XLXN_18<4>.D 10.000
XLXN_18<3>.Q XLXN_18<5>.D 10.000
XLXN_18<3>.Q XLXN_18<6>.D 10.000
XLXN_18<3>.Q XLXN_18<7>.D 10.000
XLXN_18<3>.Q XLXN_18<8>.D 10.000
XLXN_18<3>.Q XLXN_18<9>.D 10.000
XLXN_18<4>.Q XLXN_18<10>.D 10.000
XLXN_18<4>.Q XLXN_18<11>.D 10.000
XLXN_18<4>.Q XLXN_18<12>.D 10.000
XLXN_18<4>.Q XLXN_18<13>.D 10.000
XLXN_18<4>.Q XLXN_18<14>.D 10.000
XLXN_18<4>.Q XLXN_18<15>.D 10.000
XLXN_18<4>.Q XLXN_18<5>.D 10.000
XLXN_18<4>.Q XLXN_18<6>.D 10.000
XLXN_18<4>.Q XLXN_18<7>.D 10.000
XLXN_18<4>.Q XLXN_18<8>.D 10.000
XLXN_18<4>.Q XLXN_18<9>.D 10.000
XLXN_18<5>.Q XLXN_18<10>.D 10.000
XLXN_18<5>.Q XLXN_18<11>.D 10.000
XLXN_18<5>.Q XLXN_18<12>.D 10.000
XLXN_18<5>.Q XLXN_18<13>.D 10.000
XLXN_18<5>.Q XLXN_18<14>.D 10.000
XLXN_18<5>.Q XLXN_18<15>.D 10.000
XLXN_18<5>.Q XLXN_18<6>.D 10.000
XLXN_18<5>.Q XLXN_18<7>.D 10.000
XLXN_18<5>.Q XLXN_18<8>.D 10.000
XLXN_18<5>.Q XLXN_18<9>.D 10.000
XLXN_18<6>.Q XLXN_18<10>.D 10.000
XLXN_18<6>.Q XLXN_18<11>.D 10.000
XLXN_18<6>.Q XLXN_18<12>.D 10.000
XLXN_18<6>.Q XLXN_18<13>.D 10.000
XLXN_18<6>.Q XLXN_18<14>.D 10.000
XLXN_18<6>.Q XLXN_18<15>.D 10.000
XLXN_18<6>.Q XLXN_18<7>.D 10.000
XLXN_18<6>.Q XLXN_18<8>.D 10.000
XLXN_18<6>.Q XLXN_18<9>.D 10.000
XLXN_18<7>.Q XLXN_18<10>.D 10.000
XLXN_18<7>.Q XLXN_18<11>.D 10.000
XLXN_18<7>.Q XLXN_18<12>.D 10.000
XLXN_18<7>.Q XLXN_18<13>.D 10.000
XLXN_18<7>.Q XLXN_18<14>.D 10.000
XLXN_18<7>.Q XLXN_18<15>.D 10.000
XLXN_18<7>.Q XLXN_18<8>.D 10.000
XLXN_18<7>.Q XLXN_18<9>.D 10.000
XLXN_18<8>.Q XLXN_18<10>.D 10.000
XLXN_18<8>.Q XLXN_18<11>.D 10.000
XLXN_18<8>.Q XLXN_18<12>.D 10.000
XLXN_18<8>.Q XLXN_18<13>.D 10.000
XLXN_18<8>.Q XLXN_18<14>.D 10.000
XLXN_18<8>.Q XLXN_18<15>.D 10.000
XLXN_18<8>.Q XLXN_18<9>.D 10.000
XLXN_18<9>.Q XLXN_18<10>.D 10.000
XLXN_18<9>.Q XLXN_18<11>.D 10.000
XLXN_18<9>.Q XLXN_18<12>.D 10.000
XLXN_18<9>.Q XLXN_18<13>.D 10.000
XLXN_18<9>.Q XLXN_18<14>.D 10.000
XLXN_18<9>.Q XLXN_18<15>.D 10.000


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 0
Number of Timing errors: 0
Analysis Completed: Sat Jan 12 21:11:38 2013